锁 相 环 CD4046 应 用 介 绍
朗清
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<P><B><FONT color=#ff0000 size=2>锁</FONT></B><FONT size=2>相的意义是相位同步的自动控制,能够完成两个电信号相位同步的自动控制闭环系统叫做锁相环,简称PLL。它广泛应用于广播通信、频率合成、自动控制及时钟同步等技术领域。锁相环主要由相位比较器（PC）、压控振荡器（VCO）。低通滤波器三部分组成,如图1所示。</FONT>
<P><FONT size=2><BR><FONT color=#ff0000><B>压</B></FONT>控振荡器的输出Uo接至相位比较器的一个输入端,其输出频率的高低由低通滤波器上建立起来的平均电压Ud大小决定。施加于相位比较器另一个输入端的外部输入信号Ui与来自压控振荡器的输出信号Uo相比较,比较结果产生的误差输出电压UΨ正比于Ui和Uo两个信号的相位差,经过低通滤波器滤除高频分量后,得到一个平均值电压Ud。这个平均值电压Ud朝着减小VCO输出频率和输入频率之差的方向变化,直至VCO输出频率和输入信号频率获得一致。这时两个信号的频率相同,两相位差保持恒定（即同步）称作相位锁定。</FONT>
<P><FONT size=2><BR><FONT color=#ff0000><B>当</B></FONT>锁相环入锁时,它还具有“捕捉”信号的能力,VCO可在某一范围内自动跟踪输入信号的变化,如果输入信号频率在锁相环的捕捉范围内发生变化,锁相环能捕捉到输人信号频率,并强迫VCO锁定在这个频率上。锁相环应用非常灵活,如果输入信号频率f1不等于VCO输出信号频率f2,而要求两者保持一定的关系,例如比例关系或差值关系,则可以在外部加入一个运算器,以满足不同工作的需要。 过去的锁相环多采用分立元件和模拟电路构成,现在常使用集成电路的锁相环,CD4046是通用的CMOS锁相环集成电路,其特点是电源电压范围宽（为3V－18V）,输入阻抗高(约100MΩ),动态功耗小,在中心频率f0为10kHz下功耗仅为600μW,属微功耗器件。图2是CD4046的引脚排列,采用 16 脚双列直插式,各引脚功能如下：<BR></FONT>
<P><B><FONT size=2><FONT color=#ff0000>1</FONT></FONT></B><FONT size=2>脚相位输出端,环路人锁时为高电平,环路失锁时为低电平。2脚相位比较器Ⅰ的输出端。3脚比较信号输入端。4脚压控振荡器输出端。5脚禁止端,高电平时禁止,低电平时允许压控振荡器工作。6、7脚外接振荡电容。8、16脚电源的负端和正端。9脚压控振荡器的控制端。10脚解调输出端,用于FM解调。11、12脚外接振荡电阻。13脚相位比较器Ⅱ的输出端。14脚信号输入端。15脚内部独立的齐纳稳压管负极。<BR></FONT>
<P><FONT size=2><B><FONT color=#ff0000>图</FONT></B>3是CD4046内部电原理框图,主要由相位比较Ⅰ、Ⅱ、压控振荡器（VCO）、线性放大器、源跟随器、整形电路等部分构成。比较器Ⅰ采用异或门结构,当两个输人端信号Ui、Uo的电平状态相异时（即一个高电平,一个为低电平）,输出端信号UΨ为高电平;反之,Ui、Uo电平状态相同时（即两个均为高,或均为低电平）,UΨ输出为低电平。当Ui、Uo的相位差Δφ在0°-180°范围内变化时,UΨ的脉冲宽度m亦随之改变,即占空比亦在改变。从比较器Ⅰ的输入和输出信号的波形（如图4所示）可知,其输出信号的频率等于输入信号频率的两倍,并且与两个输入信号之间的中心频率保持90°相移。从图中还可知,fout不一定是对称波形。对相位比较器Ⅰ,它要求Ui、Uo的占空比均为50％（即方波）,这样才能使锁定范围为最大。<BR></FONT>
<P><FONT size=2><B><FONT color=#ff0000>相</FONT></B>位比较器Ⅱ是一个由信号的上升沿控制的数字存储网络。它对输入信号占空比的要求不高,允许输入非对称波形,它具有很宽的捕捉频率范围,而且不会锁定在输入信号的谐波。它提供数字误差信号和锁定信号（相位脉冲）两种输出,当达到锁定时,在相位比较器Ⅱ的两个输人信号之间保持0°相移。<BR></FONT></P>
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